西安邮电大学学报

2021, v.26;No.148(01) 60-66

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JESD204C协议接收端64B/66B链路层电路设计
Design of 64B/66B link layer circuit for JESD204C protocol receiver

张春茗;杨添;王一平;

摘要(Abstract):

提出了一种JESD204C协议接收端64 B/66 B链路层电路设计方案。利用增加位数据滑动状态方法,完成并行数据中同步头序列的检测,以避免并行的数据串化,减小电路设计的复杂度。采用并行设计方法,设计了解扰电路和12位循环冗余校验(12-bit Cyclic Redundancy Check, CRC12)校验电路的设计,以满足接收端64 B/66 B层以块为单位进行数据处理的要求。仿真与综合结果表明,设计电路的最高工作频率为484 MHz,单通道数据传输数率为32 Gbps,电路面积为15 898.6μm~2。

关键词(KeyWords): 高速串行接口;JESD204C协议;64 B/66 B链路层;并行算法;转换器

Abstract:

Keywords:

基金项目(Foundation): 国家科技重大专项项目(2016ZX03001003-006)

作者(Author): 张春茗;杨添;王一平;

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DOI: 10.13682/j.issn.2095-6533.2021.01.010

参考文献(References):

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